如圖，假定總線傳輸延遲和ALU運(yùn)算時(shí)間分別是20ps和200ps，寄存器建立時(shí)間為10ps，寄存器保持時(shí)間為5ps，寄存器的鎖存延遲（Clk-to-Q time）為4ps，控制信號(hào)的生成延遲（Clk-to-signal time）為7ps，三態(tài)門接通時(shí)間為3ps，則從當(dāng)前時(shí)鐘到達(dá)開始算起，完成以下操作的最短時(shí)間是多少？各需要幾個(gè)時(shí)鐘周期？
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設(shè)計(jì)8位字長(zhǎng)的寄存器—寄存器型指令3條，16位字長(zhǎng)的寄存器一存儲(chǔ)器型變址尋址方式指令4條，變址范圍不小于正、負(fù)127。請(qǐng)?jiān)O(shè)計(jì)指令格式，并給出指令各字段的長(zhǎng)度和操作碼的編碼。
若Cache的4個(gè)塊號(hào)為C0、C1、C2和C3，列出程序執(zhí)行過程中的Cache塊地址流。
畫出其中一組的邏輯圖。
共需要多少個(gè)觸發(fā)器和多少個(gè)與門？
為了使存儲(chǔ)系統(tǒng)的訪問效率從0.5提高到0.94，塊的大小至少增加到幾個(gè)字？
若采用FIFO替換算法，計(jì)算Cache的塊命中率。
畫出流水線任務(wù)調(diào)度的狀態(tài)有向圖。
一臺(tái)機(jī)器要求浮點(diǎn)數(shù)的字長(zhǎng)的精度不低于10-7.2，表數(shù)的范圍正數(shù)不小于1038，且正負(fù)對(duì)稱。尾數(shù)用原碼、純小數(shù)表示，階碼用移碼、整數(shù)表示。設(shè)計(jì)這種浮點(diǎn)數(shù)的格式。
有一個(gè)16KB4路組相聯(lián)Cache的32位微處理器，假定該Cache的塊為4個(gè)32位的字。主存地址為ABCDE8F8的單元在Cache中的什么位置。
指出訪存操作數(shù)地址尋址的最大相對(duì)位移量為多少個(gè)字節(jié)？