?10進(jìn)制計(jì)數(shù)器模塊在數(shù)字鐘系統(tǒng)中可作為以下哪些模塊的子模塊？（）

?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。

?若某放大器的輸入信號為電壓信號，輸出信號為電流信號，則以下描述正確的有（）。?

當(dāng)VGS=0時，能夠?qū)ǖ腗OS管為（）

?在verilogHDL的數(shù)字表達(dá)方式用，和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有（）。

在對數(shù)字鐘計(jì)時、校時模塊進(jìn)行仿真時，設(shè)秒信號的周期為10ns，若要觀察24時制計(jì)數(shù)是否正確，那么在復(fù)位信號無效，計(jì)時使能信號有效的情況下，仿真需運(yùn)行多長時間？（）

?在使用verilog描述一個二選一的數(shù)據(jù)選擇器時，使用一條語句來進(jìn)行描述assign out1=（sel &b）∣（~sel &a），這條語句對應(yīng)的是（）。

?6位7段數(shù)碼管動態(tài)顯示模塊如圖，要求人眼看到所有數(shù)碼管同時顯示各自對應(yīng)的數(shù)字，控制數(shù)碼管位選信號的動態(tài)掃描時鐘信號頻率約為多少？（）

?CG放大器的性能描述合理的是（）。

CD放大器因?yàn)樵礃O輸出信號幾乎與柵極輸入信號變化一致，因此被稱為“源極跟隨器”。