A.數(shù)—模轉(zhuǎn)換器
B.DAC
C.D/A轉(zhuǎn)換器
D.ADC
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A.在專(zhuān)用編程器上逐片編程
B.在專(zhuān)用編程器L同時(shí)編程
C.通過(guò)編程線(xiàn)對(duì)板上的HDPLD逐片編程
D.通過(guò)編程線(xiàn)對(duì)板上的所有HDPLD—次編程
A.HDPLD和FPGA
B.GAL
C.HDPLD
D.FPGA
A.復(fù)雜
B.控制為主
C.時(shí)序?yàn)橹?
D.較簡(jiǎn)單
A.復(fù)雜
B.控制為主
C.時(shí)序?yàn)橹?
D.較簡(jiǎn)單
A.PAL
B.GAL
C.HDPLD
D.FPGA
A.用戶(hù)電路板
B.特制的電路板
C.編程器
D.專(zhuān)用編程器
A.100
B.1000
C.10000
D.10000
A.PLA
B.PAL
C.GAL
D.E2PROM
A.100
B.1000
C.10000
D.10000
A.M1+M2
B.M1×M2
C.M1—M2
D.M1%M2
最新試題
用1M×4的DRAM芯片通過(guò)()擴(kuò)展可以獲得4M×8的存儲(chǔ)器。
基本RS觸發(fā)器的輸入直接控制其輸出狀態(tài),所以它不能被稱(chēng)為()觸發(fā)器。
小容量RAM內(nèi)部存儲(chǔ)矩陣的字?jǐn)?shù)與外部地址線(xiàn)數(shù)n的關(guān)系一般為()
具有“有1出0、全0出1”功能的邏輯門(mén)是()
如果把D觸發(fā)器的輸出Q反饋連接到輸入D,則輸出Q的脈沖波形的頻率為CP脈沖頻率f的()。
一個(gè)16選一的數(shù)據(jù)選擇器,其地址輸入(選擇控制輸入)端有()個(gè)。
電可擦除的PROM器件是()
什么是觸發(fā)器的不定狀態(tài),如何避免不定狀態(tài)的出現(xiàn)?
如要將一個(gè)最大幅度為5.1V的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào),要求輸入每變化20mV,輸出信號(hào)的最低位(LSB)發(fā)生變化,應(yīng)選用()位ADC。
TTL與非門(mén)輸出高電平的參數(shù)規(guī)范值是()