A.接高于2V的電壓
B.接另一TTL電路的輸出高電平
C.接地
D.懸空
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A.接地
B.接低于0.8V的電壓
C.接另一個(gè)TTL電路的輸出
D.懸空
A.放大區(qū)
B.飽和區(qū)
C.截止區(qū)
D.發(fā)射區(qū)
A.電源
B.負(fù)載
C.驅(qū)動(dòng)電路
D.下拉電阻
A.飽和區(qū)
B.轉(zhuǎn)折區(qū)
C.線性區(qū)
D.截止區(qū)
A.輸入級
B.放大級
C.中間級
D.輸出級
A.與非邏輯功能
B.與邏輯功能
C.提高電路的開關(guān)速度
D.降低電路的開關(guān)速度
A.設(shè)計(jì)合理的外電路（抗飽和電路）
B.加大UBE
C.選擇開關(guān)時(shí)間較小的管子
D.減小UBE
A.74LS00
B.74LS04
C.CD4511
D.CD4017
A.集電極開路
B.三態(tài)門輸出
C.圖騰柱輸出
D.復(fù)合管和圖騰柱輸出
A.與門
B.與非門
C.非門
D.或門
最新試題
與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了（）對轉(zhuǎn)換精度的影響。
判斷如下VHDL的操作是否正確，如不正確，請改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。
如要將一個(gè)最大幅度為5.1V的模擬信號轉(zhuǎn)換為數(shù)字信號，要求輸入每變化20mV，輸出信號的最低位（LSB）發(fā)生變化，應(yīng)選用（）位ADC。
具有“有1出0、全0出1”功能的邏輯門是（）
小容量RAM內(nèi)部存儲(chǔ)矩陣的字?jǐn)?shù)與外部地址線數(shù)n的關(guān)系一般為（）
試提出數(shù)字頻率計(jì)的三種設(shè)計(jì)方案，比較各種方案的特點(diǎn)。如果用HDPLD來實(shí)現(xiàn)，設(shè)計(jì)方案是最佳嗎？簡述理由。
10-4線優(yōu)先編碼器允許同時(shí)輸入（）路編碼信號。
以下代碼中為無權(quán)碼的為（）。
TTL與非門閾值電壓UT的典型值是（）
DRAM4164有2根片選線（RAS和CAS）、8根地址線和1根數(shù)據(jù)線。請判斷它的存儲(chǔ)容量為多少？