A.二進(jìn)制譯碼器
B.數(shù)據(jù)選擇器
C.數(shù)值比較器
D.七段顯示譯碼器
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A.修改邏輯設(shè)計(jì)
B.在輸出端接入濾波電容
C.后級加緩沖電路
D.屏蔽輸入信號的尖峰干擾
A.十進(jìn)制
B.二進(jìn)制
C.八進(jìn)制
D.十六進(jìn)制
A.原碼
B.反碼
C.補(bǔ)碼
D.編碼
A.器件的狀態(tài)
B.電平的高低
C.脈沖的有無
D.數(shù)量的大小
A.電路結(jié)構(gòu)簡單，有利于實(shí)現(xiàn)電路集成化；
B.可實(shí)現(xiàn)邏輯運(yùn)算和判斷；
C.工作穩(wěn)定抗干擾能力強(qiáng)；
D.工作于開關(guān)狀態(tài)，功耗低。
A.全部輸入是0
B.全部輸入是1
C.任一輸入為0，其他輸入為1
D.任一輸入為1
A.“·”換成“+”，“+”換成“·”
B.原變量換成反變量，反變量換成原變量
C.變量不變
D.常數(shù)中“0”換成“1”，“1”換成“0”
A.“1”格允許被一個以上的圈所包圍。
B.“1”格不能漏畫。
C.圈的個數(shù)要盡量少，圈的面積應(yīng)盡量的大。
D.每圈必有一個新“1“格。
A.畫出表示該邏輯函數(shù)的卡諾圖
B.找出可以合并的最小項(xiàng)
C.寫出最簡“與或”邏輯函數(shù)表達(dá)式
D.寫出最簡“與或非”邏輯函數(shù)表達(dá)式
A.卡諾圖中的方塊數(shù)等于最小項(xiàng)總數(shù)，既等于2n（n為變量數(shù)）
B.變量取值不能按二進(jìn)制數(shù)的順序排列，必須按循環(huán)碼排列。
C.卡諾圖是一個上下、左右閉合的圖形。
D.并不是所有的邏輯函數(shù)都能用卡諾圖表示。
最新試題
一個VHDL模塊是否必須有一個實(shí)體和一個結(jié)構(gòu)體？是否可以有多個實(shí)體和結(jié)構(gòu)體？簡述它們的作用。
如果把D觸發(fā)器的輸出Q反饋連接到輸入D，則輸出Q的脈沖波形的頻率為CP脈沖頻率f的（）。
簡述用譯碼器或多路選擇器實(shí)現(xiàn)組合邏輯電路的不同之處。
（）在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用，其中一個重要用途是構(gòu)成數(shù)據(jù)總線。
兩個與非門構(gòu)成的基本RS觸發(fā)器，當(dāng)Q=1、Q=0時(shí)，兩個輸入信號R=1和S=1。觸發(fā)器的輸出Q會（）。
與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了（）對轉(zhuǎn)換精度的影響。
試提出數(shù)字頻率計(jì)的三種設(shè)計(jì)方案，比較各種方案的特點(diǎn)。如果用HDPLD來實(shí)現(xiàn)，設(shè)計(jì)方案是最佳嗎？簡述理由。
判斷如下VHDL的操作是否正確，如不正確，請改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。
一個兩輸入端的門電路，當(dāng)輸入為10時(shí)，輸出不是1的門電路為（）
用1M×4的DRAM芯片通過（）擴(kuò)展可以獲得4M×8的存儲器。