A.根據(jù)給定的邏輯圖寫出輸出邏輯函數(shù)表達式
B.化簡函數(shù)表達式
C.列出真值表
D.根據(jù)最簡輸出函數(shù)表達式畫出邏輯圖
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A.加法器
B.比較器
C.譯碼器
D.數(shù)據(jù)選擇器
A.真值表
B.卡諾圖
C.邏輯表達式
D.時序圖
A.由常用門電路組合而成
B.無輸出到輸入的反饋連接
C.不包含可以存儲信號的記憶元件
D.輸出只由輸入決定
A.邏輯競爭
B.臨界競爭
C.非臨界競爭
D.功能競爭
A.級連法
B.擴展法
C.降維法
D.重新選擇器件，使m＝n
A.譯碼器
B.數(shù)據(jù)選擇器
C.數(shù)值比較器
D.加法器
A.SSI
B.MSI
C.LSI
D.VLSI
A.二進制譯碼器
B.數(shù)據(jù)選擇器
C.數(shù)值比較器
D.七段顯示譯碼器
A.修改邏輯設(shè)計
B.在輸出端接入濾波電容
C.后級加緩沖電路
D.屏蔽輸入信號的尖峰干擾
A.十進制
B.二進制
C.八進制
D.十六進制
最新試題
雙積分型數(shù)字電壓表是否需要取樣-保持電路？請說明理由。
以下哪個編碼不能是二－十進制譯碼器的輸入編碼（）
TTL與非門閾值電壓UT的典型值是（）
試提出數(shù)字頻率計的三種設(shè)計方案，比較各種方案的特點。如果用HDPLD來實現(xiàn)，設(shè)計方案是最佳嗎？簡述理由。
以下代碼中為無權(quán)碼的為（）。
用原碼輸出的譯碼器實現(xiàn)多輸出邏輯函數(shù)，需要增加若干個（）。
判斷如下VHDL的操作是否正確，如不正確，請改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。
TTL與非門輸出低電平的參數(shù)規(guī)范值是（）
要使JK觸發(fā)器的輸出Q從1就成0，它的輸入信號JK就為（）。
采用浮柵技術(shù)的EPROM中存儲的數(shù)據(jù)是（）可擦除的。