A.CPU同其它高速功能部件相連接的總線，稱為內(nèi)部總線
B.CPU同IO設(shè)備之間相互連接的總線，稱為IO總線
C.CPU內(nèi)部連接各寄存器及運(yùn)算器件之間的總線，稱為外部總線
D.IO設(shè)備之間互相連接的總線，稱為IO總線
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A.CPU同計(jì)算機(jī)系統(tǒng)的其它高速功能部件相連接的總線
B.CPU同IO設(shè)備之間相互連接的總線
C.CPU內(nèi)部連接各寄存器及運(yùn)算器件之間的總線
D.IO設(shè)備之間互相連接的總線
A.CPU同計(jì)算機(jī)系統(tǒng)的其它高速功能部件相連接的總線
B.CPU同IO設(shè)備之間相互連接的總線
C.CPU內(nèi)部連接各寄存器及運(yùn)算器件之間的總線
D.IO設(shè)備之間互相連接的總線
A.CPU能識(shí)別指令和數(shù)據(jù)
B.運(yùn)算器完成算術(shù)邏輯運(yùn)算
C.在取指周期中，CPU根據(jù)對(duì)指令操作碼的譯碼或測(cè)試，進(jìn)行指令所要求的操作
D.指令周期是由若干個(gè)CPU周期組成
A.CPU只能識(shí)別指令，無(wú)法識(shí)別總線上的數(shù)據(jù)
B.運(yùn)算器完成算術(shù)邏輯運(yùn)算，并實(shí)現(xiàn)取指操作
C.在執(zhí)行周期中，CPU根據(jù)對(duì)指令操作碼的譯碼或測(cè)試，進(jìn)行指令所要求的操作
D.CPU周期是由若干個(gè)指令周期組成
A.從主存中取出指令、分析指令并產(chǎn)生有關(guān)的操作控制信號(hào)
B.完成算術(shù)邏輯運(yùn)算
C.產(chǎn)生時(shí)序信號(hào)
D.從主存中取出指令并完成數(shù)據(jù)基本運(yùn)算
最新試題
將十進(jìn)制數(shù)（-0.288）10轉(zhuǎn)化成二進(jìn)制數(shù)，要求小數(shù)點(diǎn)后保留7位數(shù)值位，正確結(jié)果為（）。
由硬件實(shí)現(xiàn)的功能改由軟件模擬來(lái)實(shí)現(xiàn)的做法被稱為（）
計(jì)算機(jī)采用總線結(jié)構(gòu)的好處是（）。
刷新控制電路的主要任務(wù)是解決刷新和（）之間的矛盾。
從給定的選項(xiàng)中選擇你認(rèn)為正確的一項(xiàng)。A.讀取指令B.指令譯碼C.下一條指令地址的計(jì)算D.數(shù)據(jù)計(jì)算E.控制器設(shè)計(jì)簡(jiǎn)單F.控制器設(shè)計(jì)復(fù)雜（1）一個(gè)指令周期中，（）是每一條指令都必須執(zhí)行的，所完成的功能對(duì)所有指令都相同。（2）一個(gè)指令周期中，（）對(duì)多數(shù)指令所完成的功能是類似的。（3）一條指令在執(zhí)行過(guò)程中，一定要完成（）并保存，以保證程序自動(dòng)連續(xù)執(zhí)行。（4）指令采取順序方式執(zhí)行的優(yōu)點(diǎn)是（）。（5）指令流水線方式是提高計(jì)算機(jī)硬件性能的重要技術(shù)和有效措施，但它的（）。
從給定的選項(xiàng)中選擇認(rèn)為正確的一項(xiàng)。A.存儲(chǔ)矩陣B.全相聯(lián)映像C.組相聯(lián)映像D.虛擬存儲(chǔ)器E.高速緩存F.主存地址空間G.輔存地址空間H.局部性I.局限性（1）無(wú)論是動(dòng)態(tài)存儲(chǔ)器還是靜態(tài)存儲(chǔ)器，都是由（）、地址譯碼器和輸入、輸出控制電路組成的。（2）在Cache的三種映像方式中，（）實(shí)際上是對(duì)另外兩種映像方式的折中，是它們的普遍形式。（3）計(jì)算機(jī)存儲(chǔ)系統(tǒng)中，（）是解決運(yùn)行大程序主存空間不足所使用的技術(shù)。（4）虛擬存儲(chǔ)器有三種地址空間，其中（）用于存放運(yùn)行的程序和數(shù)據(jù)。（5）多級(jí)結(jié)構(gòu)存儲(chǔ)器系統(tǒng)，是建立在程序運(yùn)行的（）原理之上的。
使用硬件堆棧時(shí)，其中（）移動(dòng)。
計(jì)算機(jī)的I/O接口是（）之間的交接界面。
主存儲(chǔ)器通常由以下哪些部分組成？（）
在現(xiàn)代計(jì)算機(jī)系統(tǒng)的多級(jí)層次結(jié)構(gòu)中，用機(jī)器指令編寫(xiě)的程序可以由（）進(jìn)行解釋。