A.AC’+A’D’+AD’
B.A’+D
C. A+ D’
D.A+CD
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A.A′B′C
B.A′B′C′
C.AB′C
D.ABC′
A.A′B′C
B.AB′C′
C.ABC′
D.AB′C
A.14. 1
B.15. 5
C.14. 5
D.15. 1
下圖電路中,74LS160構(gòu)成了()
A.六進(jìn)制計(jì)數(shù)器
B.五進(jìn)制計(jì)數(shù)器
C.四進(jìn)制計(jì)數(shù)器
D.十進(jìn)制計(jì)數(shù)器
A.(A+B)A
B.(A+1)B
C.B+AB
D.A(AB)
最新試題
數(shù)值比較器的擴(kuò)展方式有串聯(lián)和并聯(lián)兩種,其中并聯(lián)連接方式比串聯(lián)連接方式運(yùn)行速度快,但需要更多的芯片來(lái)構(gòu)成。
兩個(gè)狀態(tài)互為等價(jià)狀態(tài),則它們一定()。
要實(shí)現(xiàn)3變量的邏輯函數(shù),可以使用()加上若干基本邏輯門(mén)來(lái)實(shí)現(xiàn)。
雙向移位寄存器的數(shù)據(jù)輸入方式不包括()。
基本鎖存器的約束條件是()。
下圖所示的電路能夠?qū)崿F(xiàn)的功能是()。
74LVC163是具有同步清零功能的計(jì)數(shù)器,其余功能與74LVC161相同。則此“同步清零”功能是在()時(shí)刻完成的。
卡諾圖法化簡(jiǎn)的時(shí)候,哪一項(xiàng)是錯(cuò)誤的?()
D觸發(fā)器的特性方程是Qn+1=D,說(shuō)明其輸出與現(xiàn)態(tài)無(wú)關(guān),不是時(shí)序邏輯電路。
傳輸門(mén)控D鎖存器和邏輯門(mén)控D鎖存器是兩種邏輯功能不同的鎖存器。