單項(xiàng)選擇題既考慮本位數(shù)又考慮低位來(lái)的進(jìn)位的加法稱(chēng)為（）。

A.全加
B.半加
C.全減
D.半減


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1.單項(xiàng)選擇題只考慮本位數(shù)而不考慮低位來(lái)的進(jìn)位的器件稱(chēng)為（）。

A.編碼器
B.譯碼器
C.全加器
D.半加器

4.單項(xiàng)選擇題能實(shí)現(xiàn)從多個(gè)輸入端中選出一路作為輸出的電路稱(chēng)為（）。

A.觸發(fā)器
B.計(jì)數(shù)器
C.數(shù)據(jù)選擇器
D.譯碼器

5.單項(xiàng)選擇題組合邏輯電路的競(jìng)爭(zhēng)-冒險(xiǎn)是由于（）引起的。

A.電路不是最簡(jiǎn)
B.電路有多個(gè)輸出
C.電路中存在延遲
D.電路使用不同的門(mén)電路

最新試題

如要將一個(gè)最大幅度為5.1V的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，要求輸入每變化20mV，輸出信號(hào)的最低位（LSB）發(fā)生變化，應(yīng)選用（）位ADC。

題型：?jiǎn)雾?xiàng)選擇題

如果把D觸發(fā)器的輸出Q反饋連接到輸入D，則輸出Q的脈沖波形的頻率為CP脈沖頻率f的（）。

題型：?jiǎn)雾?xiàng)選擇題

判斷如下VHDL的操作是否正確，如不正確，請(qǐng)改正。字符a和b的數(shù)據(jù)類(lèi)型是BIT，c是INTEGER，執(zhí)行c＜=a+b。

題型：?jiǎn)柎痤}

一個(gè)兩輸入端的門(mén)電路，當(dāng)輸入為10時(shí)，輸出不是1的門(mén)電路為（）

題型：?jiǎn)雾?xiàng)選擇題

ROM可以用來(lái)存儲(chǔ)程序、表格和大量固定數(shù)據(jù)，但它不可以用來(lái)實(shí)現(xiàn)（）。

題型：?jiǎn)雾?xiàng)選擇題

簡(jiǎn)述用譯碼器或多路選擇器實(shí)現(xiàn)組合邏輯電路的不同之處。

題型：?jiǎn)柎痤}

什么是觸發(fā)器的空翻現(xiàn)象，如何避免空翻？

題型：?jiǎn)柎痤}

7系列EPROM存儲(chǔ)的數(shù)據(jù)是（）可擦除的。

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雙積分型數(shù)字電壓表是否需要取樣-保持電路？請(qǐng)說(shuō)明理由。

題型：?jiǎn)柎痤}

以下代碼中為無(wú)權(quán)碼的為（）。

題型：?jiǎn)雾?xiàng)選擇題