單項(xiàng)選擇題下列邏輯電路中為時(shí)序邏輯電路的是（）。

A.變量譯碼器
B.加法器
C.數(shù)碼寄存器
D.數(shù)據(jù)選擇器


你可能感興趣的試題

2.單項(xiàng)選擇題同步計(jì)數(shù)器和異步計(jì)數(shù)器比較，同步計(jì)數(shù)器的顯著優(yōu)點(diǎn)是（）。

A.工作速度高
B.觸發(fā)器利用率高
C.電路簡(jiǎn)單
D.不受時(shí)鐘CP控制

3.單項(xiàng)選擇題下列觸發(fā)器中，沒有約束條件的是（）。

A.基本RS觸發(fā)器
B.主從RS觸發(fā)器
C.同步RS觸發(fā)器
D.邊沿D觸發(fā)器

4.單項(xiàng)選擇題邊沿式D觸發(fā)器是一種（）穩(wěn)態(tài)電路。

A.無
B.單
C.雙
D.多

5.單項(xiàng)選擇題下列觸發(fā)器中，存在空翻現(xiàn)象的有（）。

A.邊沿D觸發(fā)器
B.主從RS觸發(fā)器
C.同步RS觸發(fā)器
D.主從JK觸發(fā)器

8.單項(xiàng)選擇題在下列觸發(fā)器中，有約束條件的是（）。

A.主從JK觸發(fā)器
B.主從D觸發(fā)器
C.同步RS觸發(fā)器
D.邊沿D觸發(fā)器

10.單項(xiàng)選擇題下列哪一項(xiàng)不是組合邏輯電路消除競(jìng)爭(zhēng)－冒險(xiǎn)的方法（）。

A.后級(jí)加緩沖電路
B.接入濾波電容
C.修改邏輯設(shè)計(jì)增加冗余項(xiàng)
D.引入封鎖脈沖

最新試題

一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體？是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體？簡(jiǎn)述它們的作用。

題型：?jiǎn)柎痤}

如要將一個(gè)最大幅度為5.1V的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，要求輸入每變化20mV，輸出信號(hào)的最低位（LSB）發(fā)生變化，應(yīng)選用（）位ADC。

題型：?jiǎn)雾?xiàng)選擇題

用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)，需要增加若干個(gè)（）。

題型：?jiǎn)雾?xiàng)選擇題

一個(gè)兩輸入端的門電路，當(dāng)輸入為10時(shí)，輸出不是1的門電路為（）

題型：?jiǎn)雾?xiàng)選擇題

與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了（）對(duì)轉(zhuǎn)換精度的影響。

題型：?jiǎn)雾?xiàng)選擇題

要使JK觸發(fā)器的輸出Q從1就成0，它的輸入信號(hào)JK就為（）。

題型：?jiǎn)雾?xiàng)選擇題

簡(jiǎn)述用譯碼器或多路選擇器實(shí)現(xiàn)組合邏輯電路的不同之處。

題型：?jiǎn)柎痤}

TTL與非門輸入短路電流IIS的參數(shù)規(guī)范值是（）。

題型：?jiǎn)雾?xiàng)選擇題

27系列EPROM存儲(chǔ)的數(shù)據(jù)是（）可擦除的。

題型：?jiǎn)雾?xiàng)選擇題

基本RS觸發(fā)器的輸入直接控制其輸出狀態(tài)，所以它不能被稱為（）觸發(fā)器。

題型：?jiǎn)雾?xiàng)選擇題