A.1
B.4
C.3
D.5
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現(xiàn)在定義了一個1位的加法器addbit(ci,a,b,co,sum),模塊的結(jié)果用表達式表示為{co,sub}=a+b+ci,其中a,b為兩個加數(shù),ci為來自低位的進位,sum為和,co為向高位的進位,如果以此1位加法器構(gòu)建四位加法器,同時定義頂層模塊中的端口信號和中間變量的定義:
下面通過層次調(diào)用的方式進行邏輯實現(xiàn)中的表達式正確的是()。
A.addbit U0(r1[0],r2[0],ci,result[0],cl)
B.addbit (r1[0],r2[0],ci,result[0],c1)
C.addbit U0(ci,r1[0],r2[0],cl,result[0])
D.addbit (r1,r2,ci,result,c1)
A.過程描述方式
B.行為描述方式
C.數(shù)據(jù)流描述方式
D.尋跡描述方式
A./*...*/
B.{...}
C.begin...end
D.module...endmodule
?TTL或非門組成的邏輯電路如圖所示,當輸入為以下哪種狀態(tài)時會出現(xiàn)冒險現(xiàn)象?()
A.A =1,B =0,D =0
B.A =0,B =1,D =1
C.A =1,B =1,D =0
D.A =0,B =1,C =1
?某次電路實驗中,一同學按如下電路圖連接電路,完成實驗。其中D0,D1端為輸入端,S0與S1為輸出端。在實驗過程中,該同學觀測到輸出端S0,S1端輸出電平分別為邏輯高電平,邏輯低電平。請問此刻電路輸入端D0,D1電平可能分別為()。
A.高電平,高電平
B.低電平,高電平
C.高電平,低電平
D.低電平,低電平
最新試題
?verilogHDL的基本結(jié)構(gòu)中通常需要進行模塊范圍的定義,VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是()。
?已知Nexys4開發(fā)板外部時鐘信號頻率為100MHz,數(shù)字鐘用來產(chǎn)生秒信號的時鐘信號頻率為1Hz,若采用計數(shù)器對100MHz的外部時鐘分頻得到1Hz的秒信號,請問該計數(shù)器至少需要多少位?()
可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核?()
MOSFET做放大器,要想正常工作只需用電路提供合理的偏置使其工作在飽和區(qū)即可。???
CG放大器具有較()的輸入電阻和較()的輸出電阻。?
I=0.5mA,Vt=1.5V,k′n(W/L)=1mA/V2,VA足夠大。輸入輸出信號均通過電容耦合進行傳輸(注意圖中未畫出電容),要實現(xiàn)增益為15倍的放大電路,則RD=()kΩ。?
已知某N溝道增強型MOS場效應(yīng)管的。下表給出了四種狀態(tài)下和的值,那么各狀態(tài)下器件的工作狀態(tài)為()。
現(xiàn)在定義了一個1位的加法器addbit(ci,a,b,co,sum),模塊的結(jié)果用表達式表示為{co,sub}=a+b+ci,其中a,b為兩個加數(shù),ci為來自低位的進位,sum為和,co為向高位的進位,如果以此1位加法器構(gòu)建四位加法器,同時定義頂層模塊中的端口信號和中間變量的定義:下面通過層次調(diào)用的方式進行邏輯實現(xiàn)中的表達式正確的是()。
?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為()。
當VGS=0時,能夠?qū)ǖ腗OS管為()