問答題用VHDL設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換邏輯電路。把4位二進(jìn)制代碼轉(zhuǎn)換成7段字符顯示代碼。能顯示數(shù)字0~9和字母A，b，C，d，E，F(xiàn)。
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?下圖邏輯單元實(shí)現(xiàn)的功能為（）。
題型：?jiǎn)雾?xiàng)選擇題
?BCD碼譯碼器如果不允許輸入大于9的數(shù)值的時(shí)候，當(dāng)輸入10時(shí)，輸出為（）。
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CC4000系列的CMOS門電路不能直接接（）系列的門電路。
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?十進(jìn)制數(shù)178.5對(duì)應(yīng)的余3碼是（）。
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二進(jìn)制加法運(yùn)算包含的輸入、輸出變量有（）。
題型：多項(xiàng)選擇題
輸出端不能直接線與的門電路有（）。
題型：?jiǎn)雾?xiàng)選擇題
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
題型：?jiǎn)雾?xiàng)選擇題
已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡(jiǎn)表達(dá)式為（）。
題型：?jiǎn)雾?xiàng)選擇題
要使CMOS門輸入高電平，不能使用的方法為（）。
題型：?jiǎn)雾?xiàng)選擇題
如圖，是151的電路設(shè)計(jì)，其中輸入端的使用了6個(gè)反相器，而實(shí)現(xiàn)邏輯功能應(yīng)該可以省掉三個(gè)，為什么這么設(shè)計(jì)（）。
題型：?jiǎn)雾?xiàng)選擇題