問答題若用XC4000系列的FPGA器件實(shí)現(xiàn)4線-16線譯碼器,請(qǐng)問最少需占用幾個(gè)CLB?

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最新試題

為實(shí)現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器,下圖所示電路的虛框內(nèi)應(yīng)是()。

題型:?jiǎn)雾?xiàng)選擇題

要使TTL與非門變成反相器,多余的輸入端不能采用的方法為()。

題型:?jiǎn)雾?xiàng)選擇題

?當(dāng)共陰極7段數(shù)碼管顯示2的時(shí)候,輸出應(yīng)該為()。

題型:?jiǎn)雾?xiàng)選擇題

如圖,此電路的輸入端I0_L是低電平有效,輸出A2A1A0是高電平有效,AVALID有效表示的是()。

題型:?jiǎn)雾?xiàng)選擇題

?兩個(gè)二進(jìn)制數(shù)的補(bǔ)碼相加,有溢出的是()。

題型:多項(xiàng)選擇題

如圖,是151的電路設(shè)計(jì),其中輸入端的使用了6個(gè)反相器,而實(shí)現(xiàn)邏輯功能應(yīng)該可以省掉三個(gè),為什么這么設(shè)計(jì)()。

題型:?jiǎn)雾?xiàng)選擇題

CC4000系列的CMOS門電路不能直接接()系列的門電路。

題型:?jiǎn)雾?xiàng)選擇題

對(duì)于D觸發(fā)器,如果時(shí)鐘頻率為10MHz,輸出信號(hào)Q的頻率可能是()MHz。

題型:多項(xiàng)選擇題

要使JK觸發(fā)器在時(shí)鐘脈沖作用下,實(shí)現(xiàn)輸出,則輸入信號(hào)應(yīng)為()。

題型:?jiǎn)雾?xiàng)選擇題

已知函數(shù)F(A,B,C,D)=(AB’)’+(C’D+B’C)’,則其最簡(jiǎn)表達(dá)式為()。

題型:?jiǎn)雾?xiàng)選擇題