要使JK觸發(fā)器在時鐘脈沖作用下,實(shí)現(xiàn)輸出,則輸入信號應(yīng)為()。
A.J=K=1
B.J=Q,K'=Q
C.J=Q,K=Q
D.J=Q,K=1
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如圖電路實(shí)現(xiàn)的邏輯函數(shù)是()。
A.F=W’X’Y’+W’YZ+WYZ+W’XYZ’
B.F=W’X’Y’+W’YZ+WY’Z+WXYZ’
C.F=∑(W,X,Y,Z)(0,1,3,7,8,13,14)
D.F=∑(W,X,Y,Z)(0,1,3,7,9,13,14)
?如圖所示電路論述正確的是()。
A.實(shí)現(xiàn)了P=B3⊕B2⊕B1⊕B0⊕1,校驗(yàn)電路是否輸入偶數(shù)個1,當(dāng)輸入偶數(shù)個1時輸出P=1
B.實(shí)現(xiàn)了P=B3⊕B2⊕B1⊕B0⊕1,產(chǎn)生了奇校驗(yàn)位,如果連同P一起發(fā)送B2B2B1B0P,發(fā)送了奇數(shù)個1
C.實(shí)現(xiàn)了P=B3⊕B2⊕B1⊕B0,校驗(yàn)電路是否輸入偶數(shù)個1,當(dāng)輸入偶數(shù)個1時輸出P=1
D.實(shí)現(xiàn)了P=B3⊕B2⊕B1⊕B0,產(chǎn)生了奇校驗(yàn)位,如果連同P一起發(fā)送B2B2B1B0P,發(fā)送了奇數(shù)個1
如圖所示,則F=()。
A.F=∑xyz(0,3,6,7)
B.F=∑zyx(0,3,6,7)
C.F=
D.F=
如圖,是151的電路設(shè)計,其中輸入端的使用了6個反相器,而實(shí)現(xiàn)邏輯功能應(yīng)該可以省掉三個,為什么這么設(shè)計()。
A.為更方便的實(shí)現(xiàn)邏輯功能
B.降低輸入電流
C.提高151的帶負(fù)載能力
D.提高扇出能力
?如圖電路,描述正確的是()。
A.G_L是門控制信號,當(dāng)G_L=0的時候,無論DIR為何值,B1和A1斷開
B.G_L是門控制信號,當(dāng)G_L=1的時候,當(dāng)DIR有效時,A1到B1單向?qū)?br/>C.G_L是門控制信號,當(dāng)G_L=1的時候,當(dāng)DIR有效時,B1到A1單向?qū)?br/>D.G_L是門控制信號,當(dāng)G_L=0的時候,A1到B1雙向?qū)?/p>
最新試題
?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X,對于下圖所示的輸出緩沖設(shè)計(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力),該輸出單元的延遲時間(從a到y(tǒng))相當(dāng)于()個內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時間。
?兩個二進(jìn)制數(shù)的補(bǔ)碼相加,有溢出的是()。
如圖電路實(shí)現(xiàn)的邏輯函數(shù)是()。
已知有二輸入邏輯門,只有當(dāng)輸X和Y都為1時,輸出F才為1,則X,Y與F的邏輯關(guān)系為()。
?利用開關(guān)代數(shù)的公理或定理,判斷與(x+y’)’等價的邏輯關(guān)系為()。
輸出端不能直接線與的門電路有()。
二進(jìn)制加法運(yùn)算包含的輸入、輸出變量有()。
若n個變量的同或運(yùn)算和異或運(yùn)算結(jié)果相同,則n為奇數(shù)()
電路結(jié)構(gòu)如圖所示,該電路是()。
要使CMOS門輸入高電平,不能使用的方法為()。