已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡表達式為（）。

電路結構如圖所示，該電路是（）。

?利用開關代數(shù)的公理或定理，判斷與（x+y’）’等價的邏輯關系為（）。

已知有二輸入邏輯門，只有當輸X和Y都為1時，輸出F才為1，則X，Y與F的邏輯關系為（）。

與模擬電路相比，數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在（）。

若集成塊內(nèi)部為驅動單元提供的驅動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設計（圖中反相器上面標注了相應的驅動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。

TTL門電路具有負載能力強、抗干擾能力強和轉換速度高等特點。

對于D觸發(fā)器，如果時鐘頻率為10MHz，輸出信號Q的頻率可能是（）MHz。

?當共陰極7段數(shù)碼管顯示2的時候，輸出應該為（）。

?下圖邏輯單元實現(xiàn)的功能為（）。