如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。

如圖所示，則F=（）。

電路結(jié)構(gòu)如圖所示，該電路是（）。

要使CMOS門輸入高電平，不能使用的方法為（）。

如圖電路實現(xiàn)的邏輯函數(shù)是（）。

?下圖邏輯單元實現(xiàn)的功能為（）。

與模擬電路相比，數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在（）。

?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）相當(dāng)于（）個內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時間。

輸出端不能直接線與的門電路有（）。

關(guān)于集成塊的輸出單元，下列說法中正確的是（）。