要使CMOS門輸入高電平，不能使用的方法為（）。

輸出端不能直接線與的門電路有（）。

對于D觸發(fā)器，如果時鐘頻率為10MHz，輸出信號Q的頻率可能是（）MHz。

?BCD碼譯碼器如果不允許輸入大于9的數(shù)值的時候，當輸入10時，輸出為（）。

?如圖電路，描述正確的是（）。

?下圖邏輯單元實現(xiàn)的功能為（）。

?若集成塊內(nèi)部為驅動單元提供的驅動能力為1X，對于下圖所示的輸出緩沖設計（圖中反相器上面標注了相應的驅動能力），該輸出單元的延遲時間（從a到y(tǒng)）相當于（）個內(nèi)部標準門級聯(lián)的延遲時間。

如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。

若集成塊內(nèi)部為驅動單元提供的驅動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設計（圖中反相器上面標注了相應的驅動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。

若集成塊內(nèi)部為驅動單元提供的驅動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設計（圖中反相器上面標注了相應的驅動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。