A.輸出單元一定是大驅(qū)動(dòng)反相器
B.中小規(guī)模集成塊的時(shí)間延遲主要取決于輸出單元設(shè)計(jì)
C.輸出單元成本和延遲遠(yuǎn)大于內(nèi)部所有單元之和
D.輸出單元的驅(qū)動(dòng)能力通常為內(nèi)部驅(qū)動(dòng)能力的上千倍以上
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?若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）相當(dāng)于（）個(gè)內(nèi)部標(biāo)準(zhǔn)門(mén)級(jí)聯(lián)的延遲時(shí)間。
A.800
B.60
C.15
D.240
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
A.1000
B.10
C.100
D.30
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
A.4000
B.2000
C.400
D.1000
?下圖邏輯單元實(shí)現(xiàn)的功能為（）。
A.y=（a+b.c）’
B.y=a+b.c
C.y=a.b+c
D.y=（a.b+c）’
電路結(jié)構(gòu)如圖所示，該電路是（）。
A.INV
B.BUFFER
C.NAND2
D.OR2
最新試題
輸出端不能直接線與的門(mén)電路有（）。
要使JK觸發(fā)器在時(shí)鐘脈沖作用下，實(shí)現(xiàn)輸出，則輸入信號(hào)應(yīng)為（）。
已知有二輸入邏輯門(mén)，只有當(dāng)輸X和Y都為1時(shí)，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。
?兩個(gè)二進(jìn)制數(shù)的補(bǔ)碼相加，有溢出的是（）。
如圖所示，則F=（）。
?下圖邏輯單元實(shí)現(xiàn)的功能為（）。
CC4000系列的CMOS門(mén)電路不能直接接（）系列的門(mén)電路。
關(guān)于集成塊的輸出單元，下列說(shuō)法中正確的是（）。
要使TTL與非門(mén)變成反相器，多余的輸入端不能采用的方法為（）。
如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。