如圖，是151的電路設(shè)計(jì)，其中輸入端的使用了6個反相器，而實(shí)現(xiàn)邏輯功能應(yīng)該可以省掉三個，為什么這么設(shè)計(jì)（）。

如圖電路實(shí)現(xiàn)的邏輯函數(shù)是（）。

?BCD碼譯碼器如果不允許輸入大于9的數(shù)值的時候，當(dāng)輸入10時，輸出為（）。

對于D觸發(fā)器，如果時鐘頻率為10MHz，輸出信號Q的頻率可能是（）MHz。

?下圖邏輯單元實(shí)現(xiàn)的功能為（）。

?十進(jìn)制數(shù)178.5對應(yīng)的余3碼是（）。

?利用開關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價的邏輯關(guān)系為（）。

如圖所示，則F=（）。

要使CMOS門輸入高電平，不能使用的方法為（）。

若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。