比較兩個(gè)兩位二進(jìn)制數(shù)A=A1A0和B=B1B0，當(dāng)A>B時(shí)輸出F=1，則F的表達(dá)式是（）
A.A
B.B
C.C
D.D
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A.驅(qū)動(dòng)方程簡(jiǎn)單
B.使用觸發(fā)器的個(gè)數(shù)少
C.工作速度快
D.以上說(shuō)法都不對(duì)
測(cè)得某邏輯門(mén)輸入A、B和輸出F的波形如下圖，則F（A，B）的表達(dá)式是（）
A.A
B.B
C.C
D.D
A.沒(méi)有輸入變量
B.當(dāng)時(shí)的輸出只和當(dāng)時(shí)電路的狀態(tài)有關(guān)，和當(dāng)時(shí)的輸入無(wú)關(guān)
C.沒(méi)有輸出變量
D.當(dāng)時(shí)的輸出只和當(dāng)時(shí)的輸入有關(guān)，和當(dāng)時(shí)的電路狀態(tài)無(wú)關(guān)
A.n個(gè)
B.2n個(gè)
C.2n-1個(gè)
A.10
B.102
C.210
D.104
最新試題
要使TTL與非門(mén)變成反相器，多余的輸入端不能采用的方法為（）。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
?當(dāng)共陰極7段數(shù)碼管顯示2的時(shí)候，輸出應(yīng)該為（）。
如圖電路實(shí)現(xiàn)的邏輯函數(shù)是（）。
已知有二輸入邏輯門(mén)，只有當(dāng)輸X和Y都為1時(shí)，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。
?如圖所示電路論述正確的是（）。
?兩個(gè)二進(jìn)制數(shù)的補(bǔ)碼相加，有溢出的是（）。
為實(shí)現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T(mén)觸發(fā)器，下圖所示電路的虛框內(nèi)應(yīng)是（）。
?構(gòu)成數(shù)字電路最基本的器件主要有（）。
電路結(jié)構(gòu)如圖所示，該電路是（）。