A.RS=0
B.R+S=I
C.RS=l
D.R+S=0
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A.在CP上升沿觸發(fā)
B.在CP下降沿觸發(fā)
C.在CP=1的穩(wěn)態(tài)下觸發(fā)
D.與CP無(wú)關(guān)的
A.熒光數(shù)碼管
B.半導(dǎo)體數(shù)碼管
C.液晶顯示器
D.輝光數(shù)碼管
A.燈絲
B.發(fā)光二極管
C.發(fā)光三極管
D.熔絲
A.譯碼器
B.編碼器
C.數(shù)據(jù)選擇器
D.數(shù)據(jù)比較器
A.譯碼
B.編碼
C.數(shù)據(jù)選擇
D.奇偶校驗(yàn)
A.觸發(fā)器
B.計(jì)數(shù)器
C.數(shù)據(jù)選擇器
D.奇偶校驗(yàn)器
A.全加
B.半加
C.全減
D.半減
A.編碼器
B.譯碼器
C.全加器
D.半加器
A.全加
B.半加
C.全減
D.半減
A.編碼器
B.譯碼器
C.全加器
D.半加器
最新試題
如要將一個(gè)最大幅度為5.1V的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào),要求輸入每變化20mV,輸出信號(hào)的最低位(LSB)發(fā)生變化,應(yīng)選用()位ADC。
用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù),需要增加若干個(gè)()。
與倒T形電阻網(wǎng)絡(luò)DAC相比,權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了()對(duì)轉(zhuǎn)換精度的影響。
根據(jù)什么判斷簡(jiǎn)單電路中的險(xiǎn)象存在?
一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體?是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體?簡(jiǎn)述它們的作用。
TTL與非門輸入短路電流IIS的參數(shù)規(guī)范值是()。
TTL與非門輸出低電平的參數(shù)規(guī)范值是()
什么是觸發(fā)器的空翻現(xiàn)象,如何避免空翻?
判斷如下VHDL的操作是否正確,如不正確,請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT,c是INTEGER,執(zhí)行c<=a+b。
27系列EPROM存儲(chǔ)的數(shù)據(jù)是()可擦除的。