單項(xiàng)選擇題一個(gè)觸發(fā)器可記錄一位二進(jìn)制代碼，它有（）個(gè)穩(wěn)態(tài)。
A.0
B.1
C.2
D.3
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1.單項(xiàng)選擇題在下列觸發(fā)器中，有約束條件的是（）。
A.主從JK觸發(fā)器
B.主從D觸發(fā)器
C.同步RS觸發(fā)器
D.邊沿D觸發(fā)器
2.單項(xiàng)選擇題組合邏輯電路的分析步驟是（）。1、根據(jù)最簡(jiǎn)輸出函數(shù)表達(dá)式畫出邏輯圖2、列出真值表3、寫出邏輯表達(dá)式并化簡(jiǎn)4、電路功能描述邏輯抽象
A.1、2、3、4
B.4、3、2、1
C.4、2、3、1
D.4、1、2、3
3.單項(xiàng)選擇題下列哪一項(xiàng)不是組合邏輯電路消除競(jìng)爭(zhēng)－冒險(xiǎn)的方法（）。
A.后級(jí)加緩沖電路
B.接入濾波電容
C.修改邏輯設(shè)計(jì)增加冗余項(xiàng)
D.引入封鎖脈沖
4.單項(xiàng)選擇題一個(gè)8選1數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有幾個(gè)（）。
A.2
B.3
C.4
D.5
5.單項(xiàng)選擇題下列邏輯電路中，不是組合邏輯電路的是（）。
A.譯碼器
B.加法器
C.寄存器
D.數(shù)據(jù)選擇器
最新試題
判斷如下VHDL的操作是否正確，如不正確，請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。
題型：?jiǎn)柎痤}
一個(gè)16選一的數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有（）個(gè)。
題型：?jiǎn)雾?xiàng)選擇題
簡(jiǎn)述用譯碼器或多路選擇器實(shí)現(xiàn)組合邏輯電路的不同之處。
題型：?jiǎn)柎痤}
一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體？是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體？簡(jiǎn)述它們的作用。
題型：?jiǎn)柎痤}
若停電數(shù)分鐘后恢復(fù)供電，（）中的信息能夠保持不變。
題型：?jiǎn)雾?xiàng)選擇題
什么是觸發(fā)器的空翻現(xiàn)象，如何避免空翻？
題型：?jiǎn)柎痤}
ROM可以用來(lái)存儲(chǔ)程序、表格和大量固定數(shù)據(jù)，但它不可以用來(lái)實(shí)現(xiàn)（）。
題型：?jiǎn)雾?xiàng)選擇題
用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)，需要增加若干個(gè)（）。
題型：?jiǎn)雾?xiàng)選擇題
以下哪個(gè)編碼不能是二－十進(jìn)制譯碼器的輸入編碼（）
題型：?jiǎn)雾?xiàng)選擇題
TTL與非門輸出低電平的參數(shù)規(guī)范值是（）
題型：?jiǎn)雾?xiàng)選擇題