A.置0
B.置1
C.保持記憶
D.裝態(tài)不定
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A.D觸發(fā)器
B.同步觸發(fā)器
C.JK觸發(fā)器
D.T和T’觸發(fā)器
A.基本RS觸發(fā)器
B.同步觸發(fā)器
C.主從觸發(fā)器
D.JK觸發(fā)器
A.具有兩個(gè)能自行保持的穩(wěn)定狀態(tài)
B.有三個(gè)穩(wěn)定狀態(tài)
C.根據(jù)不同的輸入信號(hào)可以置成1或0狀態(tài)
D.沒有記憶功能
A.狀態(tài)轉(zhuǎn)換真值表
B.特性方程
C.狀態(tài)轉(zhuǎn)換圖
D.狀態(tài)轉(zhuǎn)換卡諾圖
A.基本RS觸發(fā)器
B.主從RS觸發(fā)器
C.同步RS觸發(fā)器
D.邊沿D觸發(fā)器
最新試題
判斷如下VHDL的操作是否正確，如不正確，請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。
用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)，需要增加若干個(gè)（）。
用1M×4的DRAM芯片通過（）擴(kuò)展可以獲得4M×8的存儲(chǔ)器。
小容量RAM內(nèi)部存儲(chǔ)矩陣的字?jǐn)?shù)與外部地址線數(shù)n的關(guān)系一般為（）
兩個(gè)與非門構(gòu)成的基本RS觸發(fā)器，當(dāng)Q=1、Q=0時(shí)，兩個(gè)輸入信號(hào)R=1和S=1。觸發(fā)器的輸出Q會(huì)（）。
TTL與非門閾值電壓UT的典型值是（）
（）在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用，其中一個(gè)重要用途是構(gòu)成數(shù)據(jù)總線。
具有“有1出0、全0出1”功能的邏輯門是（）
簡述用譯碼器或多路選擇器實(shí)現(xiàn)組合邏輯電路的不同之處。
如要將一個(gè)最大幅度為5.1V的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，要求輸入每變化20mV，輸出信號(hào)的最低位（LSB）發(fā)生變化，應(yīng)選用（）位ADC。