問答題

將下列十六進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)、八進(jìn)制數(shù)和十進(jìn)制數(shù):
(1)(4E8.3)16;
(2)(AB4.0C1)16;
(3)(0.CD2)16;
(4)(AF1.D1)16。


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如圖電路實(shí)現(xiàn)的邏輯函數(shù)是()。

題型:多項(xiàng)選擇題

?BCD碼譯碼器如果不允許輸入大于9的數(shù)值的時(shí)候,當(dāng)輸入10時(shí),輸出為()。

題型:單項(xiàng)選擇題

?當(dāng)共陰極7段數(shù)碼管顯示2的時(shí)候,輸出應(yīng)該為()。

題型:單項(xiàng)選擇題

?兩個(gè)二進(jìn)制數(shù)的補(bǔ)碼相加,有溢出的是()。

題型:多項(xiàng)選擇題

若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X,最小反相器(1X)延遲時(shí)間為2,對于下圖所示的輸出緩沖設(shè)計(jì)(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力),該輸出單元的延遲時(shí)間(從a到y(tǒng))最接近于()。

題型:單項(xiàng)選擇題

二進(jìn)制加法運(yùn)算包含的輸入、輸出變量有()。

題型:多項(xiàng)選擇題

如圖,此電路的輸入端I0_L是低電平有效,輸出A2A1A0是高電平有效,AVALID有效表示的是()。

題型:單項(xiàng)選擇題

為實(shí)現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器,下圖所示電路的虛框內(nèi)應(yīng)是()。

題型:單項(xiàng)選擇題

若n個(gè)變量的同或運(yùn)算和異或運(yùn)算結(jié)果相同,則n為奇數(shù)()

題型:判斷題

與模擬電路相比,數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在()。

題型:多項(xiàng)選擇題