若集成塊內部為驅動單元提供的驅動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設計（圖中反相器上面標注了相應的驅動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。
A.4000
B.2000
C.400
D.1000
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?下圖邏輯單元實現(xiàn)的功能為（）。
A.y=（a+b.c）’
B.y=a+b.c
C.y=a.b+c
D.y=（a.b+c）’
電路結構如圖所示，該電路是（）。
A.INV
B.BUFFER
C.NAND2
D.OR2
A.10110.0101111
B.10010.01011
C.10110.11010
D.10010.010110
A.000101111000.0101
B.010001111000.0101
C.010010101011.1000
D.010010101110.1001
A.進位輸入：C in
B.進位輸出C out
C.本位差：D
D.本位和：S
最新試題
約束項在函數(shù)化簡時可以當作1，是因為在實際電路中，這種輸入組合根本不可能會讓其發(fā)生。
已知有二輸入邏輯門，只有當輸X和Y都為1時，輸出F才為1，則X，Y與F的邏輯關系為（）。
如圖電路實現(xiàn)的邏輯函數(shù)是（）。
要使JK觸發(fā)器在時鐘脈沖作用下，實現(xiàn)輸出，則輸入信號應為（）。
二進制加法運算包含的輸入、輸出變量有（）。
?如圖電路，描述正確的是（）。
要使CMOS門輸入高電平，不能使用的方法為（）。
如圖所示，則F=（）。
使用74HC138實現(xiàn)邏輯函數(shù)正確的是（）。
若集成塊內部為驅動單元提供的驅動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設計（圖中反相器上面標注了相應的驅動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。