邏輯函之間滿足（）關(guān)系。

若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設計（圖中反相器上面標注了相應的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。

?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，對于下圖所示的輸出緩沖設計（圖中反相器上面標注了相應的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）相當于（）個內(nèi)部標準門級聯(lián)的延遲時間。

與模擬電路相比，數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在（）。

?十進制數(shù)22.37對應的二進制數(shù)是（）。

如圖，是151的電路設計，其中輸入端的使用了6個反相器，而實現(xiàn)邏輯功能應該可以省掉三個，為什么這么設計（）。

如圖電路實現(xiàn)的邏輯函數(shù)是（）。

要使CMOS門輸入高電平，不能使用的方法為（）。

?兩個二進制數(shù)的補碼相加，有溢出的是（）。

使用74HC138實現(xiàn)邏輯函數(shù)正確的是（）。