已知有二輸入邏輯門，只有當(dāng)輸X和Y都為1時，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。

二進(jìn)制加法運算包含的輸入、輸出變量有（）。

?BCD碼譯碼器如果不允許輸入大于9的數(shù)值的時候，當(dāng)輸入10時，輸出為（）。

與模擬電路相比，數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在（）。

?當(dāng)共陰極7段數(shù)碼管顯示2的時候，輸出應(yīng)該為（）。

?十進(jìn)制數(shù)22.37對應(yīng)的二進(jìn)制數(shù)是（）。

?如圖電路，描述正確的是（）。

?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）相當(dāng)于（）個內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時間。

?兩個二進(jìn)制數(shù)的補碼相加，有溢出的是（）。

要使TTL與非門變成反相器，多余的輸入端不能采用的方法為（）。