如圖所示的差分放大電路中，為了使輸入電壓為零時(shí)，輸出電壓也為零，加入了調(diào)零電位器RP。已知β1=β2=50，uBE1=uBE2=0.7V，Rc=10kΩ，RS=1kΩ，RP=200Ω，Re=10kΩ，RL=0.15kΩ，VCC=15v。那么ICQ為（），UCQ為（）及差模電壓增益AVd為（）。
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最新試題
已知某N溝道增強(qiáng)型MOS場效應(yīng)管的。下表給出了四種狀態(tài)下和的值，那么各狀態(tài)下器件的工作狀態(tài)為（）。
CG放大器因其輸入電阻過小，因此沒什么用處。
在下圖中如果輸入輸出均有電容耦合，則將RG的阻值由10MΩ替換為1MΩ時(shí)，柵極直流電壓將會(huì)（），漏極直流電流將會(huì)（），輸入電阻將會(huì)（）。
?電路如圖所示，如果電容C2開路，則MOSFET的漏極直流電壓將會(huì)（），漏極交流電壓將會(huì)（），增益將會(huì)（）。
?在verilogHDL的數(shù)字表達(dá)方式用，和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有（）。
在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長時(shí)間？（）
?verilog語法中，間隔符號(hào)主要包括（）。
可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核？（）
?TTL或非門組成的邏輯電路如圖所示，當(dāng)輸入為以下哪種狀態(tài)時(shí)會(huì)出現(xiàn)冒險(xiǎn)現(xiàn)象？（）
?CS放大器中引入源極電阻RS，其作用有（）。?