現(xiàn)在定義了一個1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達式表示為{co，sub}=a+b+ci，其中a，b為兩個加數(shù)，ci為來自低位的進位，sum為和，co為向高位的進位，如果以此1位加法器構(gòu)建四位加法器，同時定義頂層模塊中的端口信號和中間變量的定義：下面通過層次調(diào)用的方式進行邏輯實現(xiàn)中的表達式正確的是（）。

?電路如圖所示，如果電容C2開路，則MOSFET的漏極直流電壓將會（），漏極交流電壓將會（），增益將會（）。

?verilogHDL的基本結(jié)構(gòu)中通常需要進行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。

?TTL或非門組成的邏輯電路如圖所示，當輸入為以下哪種狀態(tài)時會出現(xiàn)冒險現(xiàn)象？（）

CD放大器因為源極輸出信號幾乎與柵極輸入信號變化一致，因此被稱為“源極跟隨器”。

I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號均通過電容耦合進行傳輸（注意圖中未畫出電容），要實現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?

在下圖中如果輸入輸出均有電容耦合，則將RG的阻值由10MΩ替換為1MΩ時，柵極直流電壓將會（），漏極直流電流將會（），輸入電阻將會（）。

以下哪個MOS放大器組態(tài)結(jié)構(gòu)最適合用在電壓信號處理系統(tǒng)的最后一級？?（）

?數(shù)字頻率計設計中的測頻計數(shù)模塊共有多少個狀態(tài)？（）

?10進制計數(shù)器模塊在數(shù)字鐘系統(tǒng)中可作為以下哪些模塊的子模塊？（）