多項(xiàng)選擇題在VHDL語(yǔ)言中,描述時(shí)序電路程序的執(zhí)行條件的時(shí)鐘信號(hào)通常采用下述哪兩種方式()

A.敏感信號(hào)為時(shí)鐘信號(hào)
B.用WAIT ON語(yǔ)句等待時(shí)鐘
C.用IF條件語(yǔ)句判斷
D.用WAIT FOR語(yǔ)句等待時(shí)間到


您可能感興趣的試卷

你可能感興趣的試題

5.單項(xiàng)選擇題下述關(guān)于PROCESS語(yǔ)句特點(diǎn)的描述,哪個(gè)不正確()

A.PROCESS不可以與其它進(jìn)程并發(fā)運(yùn)行
B.進(jìn)程結(jié)構(gòu)中的所有語(yǔ)句都是按順序執(zhí)行的
C.為啟動(dòng)進(jìn)程,進(jìn)程中必須包含一個(gè)顯示的敏感信號(hào)量
D.進(jìn)程之間的通訊是通過(guò)信號(hào)量傳遞來(lái)實(shí)現(xiàn)的