為實現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器，下圖所示電路的虛框內(nèi)應(yīng)是（）。

對于D觸發(fā)器，如果時鐘頻率為10MHz，輸出信號Q的頻率可能是（）MHz。

若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。

已知有二輸入邏輯門，只有當(dāng)輸X和Y都為1時，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。

已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡表達式為（）。

?數(shù)字設(shè)計的層次主要有（）。

邏輯函之間滿足（）關(guān)系。

若n個變量的同或運算和異或運算結(jié)果相同，則n為奇數(shù)（）

若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。

與模擬電路相比，數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在（）。