A.數(shù)字集成塊輸出單元的時(shí)間延遲可能為內(nèi)部單元的數(shù)百倍
B.數(shù)字集成塊輸出單元的邏輯面積至少為內(nèi)部標(biāo)準(zhǔn)門面積的數(shù)百倍以上
C.在大驅(qū)動(dòng)輸出單元設(shè)計(jì)時(shí),通常采用逐漸增加緩沖驅(qū)動(dòng)設(shè)計(jì)以縮短延遲時(shí)間
D.數(shù)字集成塊的成本和延遲時(shí)間主要取決于輸出單元
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A.數(shù)字集成塊輸出需要的驅(qū)動(dòng)能力遠(yuǎn)大于內(nèi)部單元的驅(qū)動(dòng)能力
B.數(shù)字集成塊的輸出單元通常為標(biāo)準(zhǔn)門單元
C.數(shù)字集成塊輸出直接輸出的器件一定是大驅(qū)動(dòng)反相器
D.數(shù)字集成電路中,大驅(qū)動(dòng)器件只有反相器
A.簡(jiǎn)單緩沖輸入電阻較小
B.簡(jiǎn)單緩沖輸入端不允許懸置
C.施密特緩沖能夠形成電壓滯回特性
D.施密特緩沖輸入電阻較小
A.可以降低器件的輸入電容
B.可以提高器件的輸入電阻
C.可以減弱片外噪聲對(duì)內(nèi)部電路的影響
D.可能延長(zhǎng)狀態(tài)變化的過渡時(shí)間
若COMS反相器電壓轉(zhuǎn)移特性如圖所示,對(duì)于采用該反相器構(gòu)建的緩沖器,當(dāng)緩沖器輸入電壓波動(dòng)范圍為3--5V時(shí),緩沖器輸出電壓的波動(dòng)范圍是()。
A.4.9—5V
B.4.5—5V
C.0--1V
D.0—5V
A.最小反相器的輸入電容為2
B.最小NOR2的輸入電容為4
C.最小NAND的輸入電容為3
D.標(biāo)準(zhǔn)門的輸入電容為6
最新試題
輸出端不能直接線與的門電路有()。
二進(jìn)制加法運(yùn)算包含的輸入、輸出變量有()。
要使CMOS門輸入高電平,不能使用的方法為()。
?當(dāng)共陰極7段數(shù)碼管顯示2的時(shí)候,輸出應(yīng)該為()。
如圖,此電路的輸入端I0_L是低電平有效,輸出A2A1A0是高電平有效,AVALID有效表示的是()。
要使TTL與非門變成反相器,多余的輸入端不能采用的方法為()。
已知函數(shù)F(A,B,C,D)=(AB’)’+(C’D+B’C)’,則其最簡(jiǎn)表達(dá)式為()。
如圖,是151的電路設(shè)計(jì),其中輸入端的使用了6個(gè)反相器,而實(shí)現(xiàn)邏輯功能應(yīng)該可以省掉三個(gè),為什么這么設(shè)計(jì)()。
?十進(jìn)制數(shù)22.37對(duì)應(yīng)的二進(jìn)制數(shù)是()。
CC4000系列的CMOS門電路不能直接接()系列的門電路。