A.可以降低器件的輸入電容
B.可以提高器件的輸入電阻
C.可以減弱片外噪聲對內(nèi)部電路的影響
D.可能延長狀態(tài)變化的過渡時間
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若COMS反相器電壓轉(zhuǎn)移特性如圖所示,對于采用該反相器構(gòu)建的緩沖器,當緩沖器輸入電壓波動范圍為3--5V時,緩沖器輸出電壓的波動范圍是()。
A.4.9—5V
B.4.5—5V
C.0--1V
D.0—5V
A.最小反相器的輸入電容為2
B.最小NOR2的輸入電容為4
C.最小NAND的輸入電容為3
D.標準門的輸入電容為6
A.主要為動態(tài)功耗
B.與器件單元中的電容總量正比
C.與發(fā)生狀態(tài)變化的電容總量正比
D.與單位時間內(nèi)的狀態(tài)變化次數(shù)正比
A.該節(jié)點連接的器件數(shù)量
B.該節(jié)點連接的輸入電容數(shù)量
C.該節(jié)點所具有的電平狀態(tài)
D.該節(jié)點所獲得的驅(qū)動能力
A.信號傳遞延遲主要由路徑上的電容影響
B.信號傳遞延遲主要由電荷的移動速度影響
C.信號傳遞過程需要為相應路徑上電容進行充放電,需要花費時間
D.信號傳遞過程電荷需要通過較長連接線,需要花費時間
最新試題
邏輯函之間滿足()關(guān)系。
為實現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器,下圖所示電路的虛框內(nèi)應是()。
已知有二輸入邏輯門,只有當輸X和Y都為1時,輸出F才為1,則X,Y與F的邏輯關(guān)系為()。
?十進制數(shù)178.5對應的余3碼是()。
?當共陰極7段數(shù)碼管顯示2的時候,輸出應該為()。
輸出端不能直接線與的門電路有()。
如圖,此電路的輸入端I0_L是低電平有效,輸出A2A1A0是高電平有效,AVALID有效表示的是()。
?如圖電路,描述正確的是()。
約束項在函數(shù)化簡時可以當作1,是因為在實際電路中,這種輸入組合根本不可能會讓其發(fā)生。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X,最小反相器(1X)延遲時間為2,對于下圖所示的輸出緩沖設(shè)計(圖中反相器上面標注了相應的驅(qū)動能力),該輸出單元的延遲時間(從a到y(tǒng))最接近于()。