現(xiàn)場(chǎng)可編程門(mén)陣列FPGA的設(shè)計(jì)流程中，下列屬于規(guī)劃設(shè)計(jì)階段的工作有（）。

下圖所示組合邏輯電路，其功能是（）。

下圖所示的PLD連接表示的輸出函數(shù)表達(dá)式F等于（）。

?具有3個(gè)選擇控制端的數(shù)據(jù)選擇器能對(duì)（）個(gè)輸入數(shù)據(jù)進(jìn)行選擇，對(duì)應(yīng)選擇輸入端的任何一種取值，可選中（）個(gè)輸入數(shù)據(jù)輸出。?

電平異步時(shí)序邏輯電路工作的基本條件有（）。

現(xiàn)場(chǎng)可編程門(mén)陣列FPGA的基本結(jié)構(gòu)由（）組成。

下圖所示電路的功能是（）。

反映TTL與非門(mén)輸入高電平時(shí)抗干擾能力的外部特性參數(shù)是（）。

通常，使用參數(shù)（）來(lái)衡量D/A轉(zhuǎn)換器的轉(zhuǎn)換速度。

?如下圖所示時(shí)序電路，該電路是一個(gè)（）型電路，其功能是（）。