?如下圖所示時序電路，該電路是一個（）型電路，其功能是（）。
A.Mealy；模4加1計數(shù)器
B.Moore；模4減1計數(shù)器
C.Mealy；模4可逆計數(shù)器
D.Moore；模4可逆計數(shù)器
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A.1；2
B.2；2
C.2；3
D.3；4
已知原始狀態(tài)圖如下圖所示，狀態(tài)化簡后電路需要的觸發(fā)器應為（）個。
A.1
B.2
C.3
D.4
?已知脈沖異步時序邏輯電路如下圖所示，其功能是（）。
A.異步模8加1計數(shù)器
B.異步模8減1計數(shù)器
C.異步模6加1計數(shù)器
D.異步模6減1計數(shù)器
?已知某異步時序電路的流程表如下表所示，其中x1和x2為電路輸入端。分析流程表，電路中有（）條反饋回路，當（）時會發(fā)生臨界競爭。
A.1；電路處在穩(wěn)定總態(tài)（00，11），輸入由00→01時
B.2；電路處在穩(wěn)定總態(tài)（00，11），輸入由00→01時
C.2；電路處在穩(wěn)定總態(tài)（11，01），輸入由11→10時
D.2；電路處在穩(wěn)定總態(tài)（11，11），輸入由11→01時
的功能時，74138的輸出端（）連接與非門。
?
最新試題
下圖所示CMOS電路實現(xiàn)的邏輯是（）。
下圖所示的PLD連接表示的輸出函數(shù)表達式F等于（）。
?已知某異步時序電路的流程表如下表所示，其中x1和x2為電路輸入端。分析流程表，電路中有（）條反饋回路，當（）時會發(fā)生臨界競爭。
電平異步時序邏輯電路工作的基本條件有（）。
假定描述一個同步時序電路的最簡狀態(tài)表中有6個狀態(tài)，則該電路中有（）個觸發(fā)器，電路中存在（）個多余狀態(tài)。?
下面圖示的電路可以實現(xiàn)（）功能。
反映TTL與非門輸入高電平時抗干擾能力的外部特性參數(shù)是（）。
現(xiàn)場可編程門陣列FPGA的基本結(jié)構(gòu)由（）組成。
?已知描述某同步時序電路的狀態(tài)圖如下圖所示，假定輸入序列為x=01011011，初始狀態(tài)為A，則電路的狀態(tài)序列為（），輸出響應序列為（）。
用5G555構(gòu)成的施密特觸發(fā)器具有（）個穩(wěn)態(tài)。