A.不允許兩個或兩個以上的輸入信號同時變化
B.輸入信號變化引起的電路響應(yīng)必須完全結(jié)束，輸入信號才能夠再次變化
C.不允許輸入是脈沖信號
D.不允許兩個或兩個以上的輸入信號同時為高電平
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A.001
B.011
C.111
D.100
下圖所示電路的功能是（）。
A.模2計數(shù)器
B.模3計數(shù)器
C.模4計數(shù)器
D.模5計數(shù)器
A.確定系統(tǒng)功能和模塊劃分
B.創(chuàng)建或添加設(shè)計源文件、約束文件
C.選擇合適的設(shè)計方案
D.生成邏輯連接網(wǎng)表
A.可編程配置塊
B.可編程輸入/輸出
C.可編程互聯(lián)資源
D.可編程或陣列
A.22×2
B.23×3
C.24×4
D.24×5
最新試題
如下圖所示的原始狀態(tài)表，其中的等效對有（）。
?如下圖所示時序電路，該電路是一個（）型電路，其功能是（）。
下圖所示組合邏輯電路，其功能是（）。
?具有3個選擇控制端的數(shù)據(jù)選擇器能對（）個輸入數(shù)據(jù)進(jìn)行選擇，對應(yīng)選擇輸入端的任何一種取值，可選中（）個輸入數(shù)據(jù)輸出。?
?下面關(guān)于用5G555構(gòu)成的施密特觸發(fā)器描述錯誤的是（）。
反映TTL與非門輸入高電平時抗干擾能力的外部特性參數(shù)是（）。
已知原始狀態(tài)圖如下圖所示，狀態(tài)化簡后電路需要的觸發(fā)器應(yīng)為（）個。
下圖所示組合邏輯電路，輸入ABCD為8421碼，則電路的輸出WXYZ是（）。
現(xiàn)場可編程門陣列FPGA的基本結(jié)構(gòu)由（）組成。
為了實現(xiàn)計數(shù)功能，集成寄存器74194的控制端S0S1可以是（）。