已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡表達式為（）。

若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。

?如圖電路，描述正確的是（）。

CC4000系列的CMOS門電路不能直接接（）系列的門電路。

若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。

若n個變量的同或運算和異或運算結(jié)果相同，則n為奇數(shù)（）

如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。

電路結(jié)構(gòu)如圖所示，該電路是（）。

與模擬電路相比，數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在（）。

對于D觸發(fā)器，如果時鐘頻率為10MHz，輸出信號Q的頻率可能是（）MHz。