分析下圖所示的組合邏輯電路的邏輯功能：
（1）寫出該電路的邏輯函數(shù)表達(dá)式、并化為最簡(jiǎn)的與或式
（2）寫出該電路的真值表，并所名該電路的邏輯功能
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A.用與非門，F(xiàn)=（Y0’Y1’Y4’Y5’Y6’Y7’）’
B.用與門，F(xiàn)=Y2’Y3’
C.用或門，F(xiàn)=Y2’+Y3’
D.用或門，F(xiàn)=Y0’+Y1’+Y4’+Y5’+Y6’+Y7’
A.D0=D2=0，D1=D3=1
B.D0=D2=1，D1=D3=0
C.D0=D1=0，D2=D3=1
D.D0=D1=1，D2=D3=0
A.二進(jìn)制譯碼器
B.數(shù)據(jù)選擇器
C.數(shù)值比較器
D.七段顯示譯碼器
最新試題
?數(shù)字設(shè)計(jì)的層次主要有（）。
要使JK觸發(fā)器在時(shí)鐘脈沖作用下，實(shí)現(xiàn)輸出，則輸入信號(hào)應(yīng)為（）。
約束項(xiàng)在函數(shù)化簡(jiǎn)時(shí)可以當(dāng)作1，是因?yàn)樵趯?shí)際電路中，這種輸入組合根本不可能會(huì)讓其發(fā)生。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
與模擬電路相比，數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在（）。
電路結(jié)構(gòu)如圖所示，該電路是（）。
二進(jìn)制加法運(yùn)算包含的輸入、輸出變量有（）。
如圖電路實(shí)現(xiàn)的邏輯函數(shù)是（）。
要使CMOS門輸入高電平，不能使用的方法為（）。
?BCD碼譯碼器如果不允許輸入大于9的數(shù)值的時(shí)候，當(dāng)輸入10時(shí)，輸出為（）。