多項(xiàng)選擇題以下電路中,加以適當(dāng)輔助門電路,()適于實(shí)現(xiàn)單輸出組合邏輯電路。

A.二進(jìn)制譯碼器
B.數(shù)據(jù)選擇器
C.數(shù)值比較器
D.七段顯示譯碼器


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?利用開(kāi)關(guān)代數(shù)的公理或定理,判斷與(x+y’)’等價(jià)的邏輯關(guān)系為()。

題型:?jiǎn)雾?xiàng)選擇題

要使TTL與非門變成反相器,多余的輸入端不能采用的方法為()。

題型:?jiǎn)雾?xiàng)選擇題

已知有二輸入邏輯門,只有當(dāng)輸X和Y都為1時(shí),輸出F才為1,則X,Y與F的邏輯關(guān)系為()。

題型:?jiǎn)雾?xiàng)選擇題

輸出端不能直接線與的門電路有()。

題型:?jiǎn)雾?xiàng)選擇題

如圖,此電路的輸入端I0_L是低電平有效,輸出A2A1A0是高電平有效,AVALID有效表示的是()。

題型:?jiǎn)雾?xiàng)選擇題

CC4000系列的CMOS門電路不能直接接()系列的門電路。

題型:?jiǎn)雾?xiàng)選擇題

已知函數(shù)F(A,B,C,D)=(AB’)’+(C’D+B’C)’,則其最簡(jiǎn)表達(dá)式為()。

題型:?jiǎn)雾?xiàng)選擇題

?構(gòu)成數(shù)字電路最基本的器件主要有()。

題型:多項(xiàng)選擇題

?若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X,對(duì)于下圖所示的輸出緩沖設(shè)計(jì)(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力),該輸出單元的延遲時(shí)間(從a到y(tǒng))相當(dāng)于()個(gè)內(nèi)部標(biāo)準(zhǔn)門級(jí)聯(lián)的延遲時(shí)間。

題型:?jiǎn)雾?xiàng)選擇題

如圖所示,則F=()。

題型:多項(xiàng)選擇題