?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，對于下圖所示的輸出緩沖設計（圖中反相器上面標注了相應的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）相當于（）個內(nèi)部標準門級聯(lián)的延遲時間。

如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。

若n個變量的同或運算和異或運算結果相同，則n為奇數(shù)（）

如圖所示，則F=（）。

TTL門電路具有負載能力強、抗干擾能力強和轉換速度高等特點。

對于D觸發(fā)器，如果時鐘頻率為10MHz，輸出信號Q的頻率可能是（）MHz。

要使TTL與非門變成反相器，多余的輸入端不能采用的方法為（）。

要使CMOS門輸入高電平，不能使用的方法為（）。

?如圖所示電路論述正確的是（）。

?當共陰極7段數(shù)碼管顯示2的時候，輸出應該為（）。