A.微功耗
B.高速度
C.高抗干擾能力
D.電源范圍寬
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A.降低飽和深度
B.增加飽和深度
C.采用有源泄放回路
D.采用抗飽和三極管
要使TTL與非門工作在轉(zhuǎn)折區(qū)，可使輸入端對地外接電阻RI（）
A.A
B.B
C.C
D.D
TTL電路在正邏輯系統(tǒng)中，以下各種輸入中（）相當(dāng)于輸入邏輯“1”。
A.A
B.B
C.C
D.D
A.與非門
B.三態(tài)輸出門
C.集電極開路門
D.漏極開路門
A.全部輸入是0
B.全部輸入是1
C.任一輸入為0，其他輸入為1
D.任一輸入為1
最新試題
?十進(jìn)制數(shù)178.5對應(yīng)的余3碼是（）。
?數(shù)字設(shè)計的層次主要有（）。
?兩個二進(jìn)制數(shù)的補碼相加，有溢出的是（）。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。
如圖電路實現(xiàn)的邏輯函數(shù)是（）。
已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡表達(dá)式為（）。
已知有二輸入邏輯門，只有當(dāng)輸X和Y都為1時，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。
邏輯函之間滿足（）關(guān)系。
如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。
要使CMOS門輸入高電平，不能使用的方法為（）。