下列各觸發(fā)器中,圖()觸發(fā)器的輸入、輸出信號波形圖如下圖所示。
A.
B.
C.
D.
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下圖所示邏輯圖輸出為“1”時,輸入變量()ABCD 取值組合為
A.0000
B.0101
C.1110
D.1111
A.(01000011)2
B.(01010011)2
C.(10000011)2
D.(000100110001)2
最新試題
?利用開關(guān)代數(shù)的公理或定理,判斷與(x+y’)’等價的邏輯關(guān)系為()。
?下圖邏輯單元實現(xiàn)的功能為()。
CC4000系列的CMOS門電路不能直接接()系列的門電路。
與模擬電路相比,數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在()。
如圖,是151的電路設(shè)計,其中輸入端的使用了6個反相器,而實現(xiàn)邏輯功能應(yīng)該可以省掉三個,為什么這么設(shè)計()。
為實現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器,下圖所示電路的虛框內(nèi)應(yīng)是()。
?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X,對于下圖所示的輸出緩沖設(shè)計(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力),該輸出單元的延遲時間(從a到y(tǒng))相當(dāng)于()個內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時間。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X,最小反相器(1X)延遲時間為2,對于下圖所示的輸出緩沖設(shè)計(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力),該輸出單元的延遲時間(從a到y(tǒng))最接近于()。
要使CMOS門輸入高電平,不能使用的方法為()。
?BCD碼譯碼器如果不允許輸入大于9的數(shù)值的時候,當(dāng)輸入10時,輸出為()。