如圖所示,電路中已知T1、T2均為硅管,UBE1=UBE2=0.7V,RC1=RC2=3.8KΩ,RB1=RB2=1KΩ,RE=5.1KΩ,VCC=1.5V,VEE=-12V,β1=β2=50
試計(jì)算:
(1)靜態(tài)工作點(diǎn)的值;
(2)差模電壓放大倍數(shù)、共模電壓放大倍數(shù)及共模抑制比;
(3)差模輸入電阻、共模輸入電阻及輸出電阻。
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?數(shù)字頻率計(jì)設(shè)計(jì)中的測(cè)頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)?()
在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí),設(shè)秒信號(hào)的周期為10ns,若要觀察24時(shí)制計(jì)數(shù)是否正確,那么在復(fù)位信號(hào)無效,計(jì)時(shí)使能信號(hào)有效的情況下,仿真需運(yùn)行多長(zhǎng)時(shí)間?()
?10進(jìn)制計(jì)數(shù)器模塊在數(shù)字鐘系統(tǒng)中可作為以下哪些模塊的子模塊?()
?CS、CG和CD三種組態(tài)中,最適合做電壓放大器的還是CS放大器。
I=0.5mA,Vt=1.5V,k′n(W/L)=1mA/V2,VA足夠大。輸入輸出信號(hào)均通過電容耦合進(jìn)行傳輸(注意圖中未畫出電容),要實(shí)現(xiàn)增益為15倍的放大電路,則RD=()kΩ。?
?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有()。
?若某放大器的輸入信號(hào)為電壓信號(hào),輸出信號(hào)為電流信號(hào),則以下描述正確的有()。?
CG放大器具有較()的輸入電阻和較()的輸出電阻。?
CD放大器因?yàn)樵礃O輸出信號(hào)幾乎與柵極輸入信號(hào)變化一致,因此被稱為“源極跟隨器”。
假設(shè)NEMOSFET已工作在飽和區(qū),若uDS繼續(xù)增大時(shí),溝道夾斷點(diǎn)向漏極移動(dòng)。