單項選擇題PROM的與陳列（地址譯碼器）是（）。
A.全譯碼可編程陣列
B.全譯碼不可編程陣列
C.非全譯碼可編程陣列
D.非全譯碼不可編程陣列
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1.單項選擇題欲將容量為256×1的RAM擴展為1024×8，則需要控制各片選端的輔助譯碼器的輸入端數為（）。
A.4
B.2
C.3
D.8
2.單項選擇題欲將容量為128×1的RAM擴展為1024×8，則需要控制各片選端的輔助譯碼器的輸出端數為（）。
A.1
B.2
C.3
D.8
3.單項選擇題若RAM的地址碼有8位，行、列地址譯碼器的輸入端都為4個，則它們的輸出線（即字線加位線）共有（）條。
A.8
B.16
C.32
D.256
4.單項選擇題尋址容量為16K×8的RAM需要（）根地址線。
A.4
B.8
C.14
D.16
E.16K
5.單項選擇題要構成容量為4K×8的RAM，需要（）片容量為256×4的RAM。
A.2
B.4
C.8
D.32
最新試題
使用74HC138實現邏輯函數正確的是（）。
題型：單項選擇題
對于D觸發(fā)器，如果時鐘頻率為10MHz，輸出信號Q的頻率可能是（）MHz。
題型：多項選擇題
?數字設計的層次主要有（）。
題型：多項選擇題
二進制加法運算包含的輸入、輸出變量有（）。
題型：多項選擇題
要使CMOS門輸入高電平，不能使用的方法為（）。
題型：單項選擇題
如圖，是151的電路設計，其中輸入端的使用了6個反相器，而實現邏輯功能應該可以省掉三個，為什么這么設計（）。
題型：單項選擇題
?當共陰極7段數碼管顯示2的時候，輸出應該為（）。
題型：單項選擇題
若n個變量的同或運算和異或運算結果相同，則n為奇數（）
題型：判斷題
若集成塊內部為驅動單元提供的驅動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設計（圖中反相器上面標注了相應的驅動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。
題型：單項選擇題
?BCD碼譯碼器如果不允許輸入大于9的數值的時候，當輸入10時，輸出為（）。
題型：單項選擇題