試用一片四選一數(shù)據(jù)選擇器及門電路實(shí)現(xiàn)下列邏輯函數(shù)，分別用代數(shù)法和降維圖法實(shí)現(xiàn)，畫出邏輯電路圖。
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A.TTL集電極開路門；
B.普通具有推拉式輸出的TTL與非門；
C.TTL三態(tài)輸出門；
D.普通CMOS門；
E.CMOS三態(tài)輸出門。
圖（a）所示為三態(tài)門組成的總線換向開關(guān)電路，其中，A 、B為信號輸入端，分別送兩個(gè)頻率不同的信號；EN為換向控制端，控制電平波形如圖（b）所示 。試畫出Y1、Y2的波形。
用列表法化簡邏輯函數(shù)
最新試題
二進(jìn)制加法運(yùn)算包含的輸入、輸出變量有（）。
為實(shí)現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器，下圖所示電路的虛框內(nèi)應(yīng)是（）。
?若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，對于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）相當(dāng)于（）個(gè)內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時(shí)間。
?下圖邏輯單元實(shí)現(xiàn)的功能為（）。
要使CMOS門輸入高電平，不能使用的方法為（）。
如圖電路實(shí)現(xiàn)的邏輯函數(shù)是（）。
輸出端不能直接線與的門電路有（）。
約束項(xiàng)在函數(shù)化簡時(shí)可以當(dāng)作1，是因?yàn)樵趯?shí)際電路中，這種輸入組合根本不可能會讓其發(fā)生。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
關(guān)于集成塊的輸出單元，下列說法中正確的是（）。