問(wèn)答題設(shè)計(jì)一個(gè)“邏輯不一致”電路,要求4個(gè)輸入邏輯變量取值不一致時(shí)輸出為1,取值一致時(shí)輸出為0。
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若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X,最小反相器(1X)延遲時(shí)間為2,對(duì)于下圖所示的輸出緩沖設(shè)計(jì)(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力),該輸出單元的延遲時(shí)間(從a到y(tǒng))最接近于()。
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?構(gòu)成數(shù)字電路最基本的器件主要有()。
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如圖電路實(shí)現(xiàn)的邏輯函數(shù)是()。
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CC4000系列的CMOS門電路不能直接接()系列的門電路。
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?下圖邏輯單元實(shí)現(xiàn)的功能為()。
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輸出端不能直接線與的門電路有()。
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?兩個(gè)二進(jìn)制數(shù)的補(bǔ)碼相加,有溢出的是()。
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對(duì)于D觸發(fā)器,如果時(shí)鐘頻率為10MHz,輸出信號(hào)Q的頻率可能是()MHz。
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如圖所示,則F=()。
題型:多項(xiàng)選擇題
已知函數(shù)F(A,B,C,D)=(AB’)’+(C’D+B’C)’,則其最簡(jiǎn)表達(dá)式為()。
題型:?jiǎn)雾?xiàng)選擇題