A.D觸發(fā)器
B.T觸發(fā)器
C.JK觸發(fā)器
D.T′觸發(fā)器
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A.邊沿觸發(fā)器的次態(tài)僅取決于時鐘有效邊沿到達時輸入的邏輯狀態(tài)。
B.脈沖觸發(fā)器的次態(tài)只考慮CLK下降沿到達時輸入的邏輯狀態(tài),從而決定次態(tài)的變化。
C.觸發(fā)器與鎖存器的不同在于觸發(fā)器增加了一個觸發(fā)時鐘信號。
D.電平觸發(fā)的觸發(fā)器只有當CLK變?yōu)橛行щ娖绞?,觸發(fā)器才能接受輸入信號,并按照輸入信號將觸發(fā)器的輸出置成相應狀態(tài)。
A.Q=1,Q?=0
B.Q=0,Q?=0
C.Q=0,Q?=1
D.Q=1,Q?=1
A.上升沿
B.下降沿
C.低電平
D.高電平
A.高速緩存
B.硬盤
C.優(yōu)盤
D.內(nèi)存
A.NMOS
B.CMOS
C.TTL
D.PMOS
最新試題
?已知脈沖異步時序邏輯電路如下圖所示,其功能是()。
設計一個判斷輸入8421碼表示的十進制數(shù)是否大于5的組合邏輯電路,至少需要()個邏輯門。
下圖所示CMOS電路實現(xiàn)的邏輯是()。
一個n位的D/A換器的分辨率為()。
?用3線-8線譯碼器74138(邏輯符號如下圖所示)和與非門實現(xiàn)函數(shù)的功能時,74138的輸出端()連接與非門。?
現(xiàn)場可編程門陣列FPGA的設計流程中,下列屬于規(guī)劃設計階段的工作有()。
?下面關于用5G555構(gòu)成的施密特觸發(fā)器描述錯誤的是()。
邏輯函數(shù)F(A,B,C,D)=∑m(2,7,8,12,13,14,15)的卡諾圖,下面畫法正確的是()。
在正常工作時,3-8線譯碼器74138的使能端的值為()。
使用8路選擇器實現(xiàn)4變量邏輯函數(shù)F(A,B,C,D),使用ABC作為控制變量,數(shù)據(jù)輸入端D0-D7可能的值有()。