A.上升沿
B.下降沿
C.低電平
D.高電平
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A.高速緩存
B.硬盤
C.優(yōu)盤
D.內(nèi)存
A.NMOS
B.CMOS
C.TTL
D.PMOS
A.傳輸門
B.或非門
C.三態(tài)門
D.OC門
A.二進(jìn)制
B.八進(jìn)制
C.十進(jìn)制
D.十六進(jìn)制
A.相鄰2個(gè)代碼之間只有1位不同
B.相鄰2個(gè)代碼之間有2位不同
C.相鄰2個(gè)代碼之間有3位不同
D.相鄰2個(gè)代碼之間有4位不同
最新試題
?已知某異步時(shí)序電路的流程表如下表所示，其中x1和x2為電路輸入端。分析流程表，電路中有（）條反饋回路，當(dāng)（）時(shí)會(huì)發(fā)生臨界競(jìng)爭(zhēng)。
?下面關(guān)于用5G555構(gòu)成的施密特觸發(fā)器描述錯(cuò)誤的是（）。
現(xiàn)場(chǎng)可編程門陣列FPGA的設(shè)計(jì)流程中，下列屬于規(guī)劃設(shè)計(jì)階段的工作有（）。
電平異步時(shí)序邏輯電路工作的基本條件有（）。
用PROM設(shè)計(jì)一個(gè)2位二進(jìn)制平方器，實(shí)現(xiàn)該平方器需要的容量至少為（）。
?具有3個(gè)選擇控制端的數(shù)據(jù)選擇器能對(duì)（）個(gè)輸入數(shù)據(jù)進(jìn)行選擇，對(duì)應(yīng)選擇輸入端的任何一種取值，可選中（）個(gè)輸入數(shù)據(jù)輸出。?
通常，使用參數(shù)（）來衡量D/A轉(zhuǎn)換器的轉(zhuǎn)換速度。
下圖所示CMOS電路實(shí)現(xiàn)的邏輯是（）。
現(xiàn)場(chǎng)可編程門陣列FPGA的基本結(jié)構(gòu)由（）組成。
?已知描述某同步時(shí)序電路的狀態(tài)圖如下圖所示，假定輸入序列為x=01011011，初始狀態(tài)為A，則電路的狀態(tài)序列為（），輸出響應(yīng)序列為（）。