A.AND
B.OR
C.XOR
D.NOT
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A.結(jié)構(gòu)體對(duì)應(yīng)的實(shí)體的端口表中
B.結(jié)構(gòu)體中關(guān)鍵詞BEGIN前
C.結(jié)構(gòu)體中關(guān)鍵詞BEGIN后
D.程序包(PACKAGE)
A.結(jié)構(gòu)體(ARCHITECTURE)
B.進(jìn)程(PROCESS)中的關(guān)鍵詞BEGIN前
C.進(jìn)程(PROCESS)中的關(guān)鍵詞BEGIN后
D.程序包(PACKAGE)
A.ARCHITECTURE
B.ENTITY
C.PROCESS
D.PACKAGE
A.順序
B.并行
C.即可順序也可并行
D.無(wú)法確定
A.行為、元件及連接關(guān)系
B.元件、子程序、公用數(shù)據(jù)類型
C.名稱和端口的引腳等
D.可編譯的設(shè)計(jì)單元
最新試題
一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體?是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體?簡(jiǎn)述它們的作用。
要使JK觸發(fā)器的輸出Q從1就成0,它的輸入信號(hào)JK就為()。
用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù),需要增加若干個(gè)()。
具有“有1出0、全0出1”功能的邏輯門是()
如果把D觸發(fā)器的輸出Q反饋連接到輸入D,則輸出Q的脈沖波形的頻率為CP脈沖頻率f的()。
基本RS觸發(fā)器的輸入直接控制其輸出狀態(tài),所以它不能被稱為()觸發(fā)器。
利用2個(gè)74LS138和1個(gè)非門,可以擴(kuò)展得到1個(gè)()線譯碼器。
以下哪個(gè)編碼不能是二-十進(jìn)制譯碼器的輸入編碼()
7系列EPROM存儲(chǔ)的數(shù)據(jù)是()可擦除的。
27系列EPROM存儲(chǔ)的數(shù)據(jù)是()可擦除的。