試提出數(shù)字頻率計的三種設(shè)計方案，比較各種方案的特點。如果用HDPLD來實現(xiàn)，設(shè)計方案是最佳嗎？簡述理由。

一個VHDL模塊是否必須有一個實體和一個結(jié)構(gòu)體？是否可以有多個實體和結(jié)構(gòu)體？簡述它們的作用。

以下哪個編碼不能是二－十進(jìn)制譯碼器的輸入編碼（）

什么是觸發(fā)器的空翻現(xiàn)象，如何避免空翻？

判斷如下VHDL的操作是否正確，如不正確，請改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。

如要將一個最大幅度為5.1V的模擬信號轉(zhuǎn)換為數(shù)字信號，要求輸入每變化20mV，輸出信號的最低位（LSB）發(fā)生變化，應(yīng)選用（）位ADC。

一個16選一的數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有（）個。

用1M×4的DRAM芯片通過（）擴(kuò)展可以獲得4M×8的存儲器。

具有“有1出0、全0出1”功能的邏輯門是（）

TTL與非門輸出高電平的參數(shù)規(guī)范值是（）